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    • 专利摘要:
    Ein Verfahren weist ein Identifizieren von guten und schlechten Chipstellen auf einem Wafer, Erzeugen einer kundenspezifischen Vereinzelungsstruktur gemäß den guten und schlechten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktur eine Mehrzahl von Mehr-Chip-Segmenten aufweist, von denen jedes mehr als einen Chip aufweist, und Schneiden des Wafers gemäß der kundenspezifischen Vereinzelungsstruktur und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten auf.
    公开号:DE102004002238A1
    申请号:DE200410002238
    申请日:2004-01-15
    公开日:2004-12-09
    发明作者:Kurt E. Fort Collins Spears
    申请人:Hewlett Packard Development Co LP；
    IPC主号:G03F7-36
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich allgemein auf das Gebiet derHerstellung von Bauelementen mit einer integrierten Schaltung undinsbesondere auf ein Verfahren zum Vereinzeln von Wafern.
    [0002] Einerder letzten Schritte bei der Herstellung von Bauelementen mit einerintegrierten Schaltung ist das Vereinzeln oder der Prozeß des Schneidens desHalbleiter-Wafers in eine Mehrzahl von einzelnen Chips, von denenjeder eine elektronische Schaltungsanordnung trägt. Die Chips sind meist ineinem Gitter auf dem Halbleiter-Wafer angeordnet. In der Regel wirdder Wafer unter Verwendung einer Diamantsäge oder eines anderen geeignetenVerfahrens in Chips mit einheitlicher Größe geschnitten. Die Chips werdendann aufgenommen und auf Schaltungsplatinen plaziert, um mittelsDrahtbonden oder auf sonstige Weise mit dem Rest der Schaltungsanordnungverbunden zu werden.
    [0003] Beimanchen Spezialanwendungen, wie z. B. Optiksensormodulplatinen,die in Scannern, Kopierern, Faksimilegeräten, digitalen Sendern etc.verwendet werden, muß einegroßeAnzahl von Chips, die eine lichterfassende Schaltungsanordnung tragen,in Präzisionsausrichtungauf der Schaltungsplatine plaziert werden. Die Chips werden Ende-An-Endeausgerichtet, um eine Abmessung zu erreichen, die zu der Breiteeiner üblichenPapier- oder Druckmediengröße äquivalentist, z. B. 21,59 cm (8,5 Zoll). Eine Präzisionsausrichtung wird inder Regel durch Verwendung einer spezialisierten und kostspieligen Ausrüstung erreicht.Jede Fehlausrichtung der Chips führtzu einer Pixelfehlausrichtung und anderen Pixelfehlern. Daher sindbei einem typischen Sensormodul, bei dem acht bis sechzehn Chipsverwendet werden, mehrere erhebliche Fehlausrichtungsfehler möglich.
    [0004] Esist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Vereinzelnvon Wafern und eine Bilderzeugungsvorrichtung mit verbesserten Charakteristikazu schaffen.
    [0005] DieseAufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 21 sowieeine Bilderzeugungsvorrichtung gemäß Anspruch 11 gelöst.
    [0006] Gemäß einemAusführungsbeispielder vorliegenden Erfindung, umfaßt ein Verfahren ein Identifizierenvon guten und schlechten Chipstellen auf einem Wafer, Erzeugen einerkundenspezifischen Vereinzelungsstruktur gemäß den guten und schlechten Chipstellen,wobei die kundenspezifische Vereinzelungsstruktur eine Mehrzahlvon Mehr-Chip-Segmenten aufweist, von denen jedes mehr als einenChip aufweist, und Schneiden des Wafers gemäß der kundenspezifischen Vereinzelungsstrukturund Produzieren einer Mehrzahl von Mehr-Chip-Segmenten.
    [0007] Gemäß einemanderen Ausführungsbeispiel derErfindung wird eine Bilderzeugungsvorrichtung mit einem optischenErfassungsmodul, das eine Erfassungsschaltung aufweist, durch einVerfahren hergestellt. Das Verfahren weist ein Testen einer Mehrzahlvon Chips, die aneinander grenzend in einem Gitter auf einem Wafergebildet sind, und Identifizieren von guten und schlechten Chipstellenauf dem Wafer, Erzeugen einer kundenspezifischen Vereinzelungsstrukturgemäß den gutenund schlechten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktureine Mehrzahl von Mehr-Chip-Segmenten aufweist,von denen jedes mehr als einen Chip aufweist, und Schneiden desWafers gemäß der kundenspezifischenVereinzelungsstruktur und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten auf.
    [0008] Gemäß noch einemweiteren Ausführungsbeispielder vorliegenden Erfindung weist ein Verfahren ein Empfangen einerAbbildung von guten Chipstellen auf einem Wafer, ein Erzeugen einerkundenspezifischen Vereinzelungsstruktur gemäß der Abbildung von guten Chippositionen,wobei die kundenspezifische Vereinzelungsstruktur eine Mehrzahlvon Mehr-Chip-Segmentenaufweist, von denen jedes M Chips aufweist, wobei M = O bis N undN eine positive Ganzzahl ist. Das Verfahren weist ferner ein Schneidendes Wafers gemäß der kundenspezifischenVereinzelungsstruktur und Produzieren der Mehrzahl von Mehr-Chip-Segmentenauf.
    [0009] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert,wobei gleiche Bezugszeichen verwendet werden, um gleiche und entsprechendeTeile der verschiedenen Zeichnungen zu beschreiben. Es zeigen:
    [0010] 1 eine Draufsicht einesbeispielhaften Halbleiterwafers, die vorgeschlagene Chipschneidlinienzeigt, gemäß einemAusführungsbeispielder vorliegenden Erfindung;
    [0011] 2 ein Flußdiagrammeines Verfahrens zum Schneiden von Chips gemäß einem Ausführungsbeispielder vorliegenden Erfindung; und
    [0012] 3 eine vereinfachte Draufsicht einer Schaltungsplatinegemäß einemAusführungsbeispielder vorliegenden Erfindung.
    [0013] 1 ist eine Draufsicht einesHalbleiterwafers 10, die vorgeschlagene Chipschneidlinienund eine Abbildung von Chipsegmenten zeigt, die aus demselben geschnittenwerden sollen, gemäß einem Ausführungsbeispielder vorliegenden Erfindung. Der Wafer 10 weist eine Abbildungeiner Mehrzahl von Chipreihen 12–59 auf, die Chipsumfassen, die als „schlecht" oder fehlerhaft 66–74 bestimmtwurden. Gemäß einerbestimmten Anwendung ist eine vorbestimmte Anzahl von Chips in präziser linearerAusrichtung auf der Schaltungsplatine erforderlich. Zum Beispielerfordert ein Optiksensormodul fürBilderzeugungsanwendungen acht oder sechzehn Chips, die in präziser Ausrichtungin einer geraden Reihe auf der Schaltungsplatine plaziert sind.Daher wird es fürdiese bestimmte Anwendung u. U. bevorzugt, Acht-Chip-Gruppierungen oder-Segmente anzustreben. Mit anderen Worten werden, wo möglich, acht aufeinanderfolgendeChips in einer Reihe nicht geschnitten oder voneinander getrennt.Die Acht-Chip-Gruppierung ist u. U. nicht erreichbar, wo die Gruppierungdurch einen „schlechten" Chip unterbrochenist oder wo die Waferbreite keine Reihe aus acht aufeinanderfolgendenChips unterbringt. Hinzu kommt, daß dort wo eine Reihe keineAnzahl von Chips aufweist, die ein Vielfaches von acht ist, ein Chipsegmentmit sieben oder weniger Chips zurück bleiben kann, nachdem einoder mehrere Acht-Chip-Segmentegeschnitten wurden.
    [0014] EinBeispiel dafür,wie ein Wafer in Mehr-Chip-Segmente geschnitten werden kann, istin 1 gezeigt. Ein Mehr-Chip-Segment isteine Serie von aufeinanderfolgenden Chips, die nicht geschnittenoder voneinander getrennt werden. Bei diesem Beispiel weisen dieReihen 12 und 13 jeweils ein Drei-Chip-Segmentauf, was durch die Breite des Wafers an diesem Punkt beschränkt wird.In den Reihen 14–16 z.B. ermöglichtdie Breite des Wafers Fünf-Chip-Segmente.In den Reihen 17, 19 und 20 bringt dieWaferbreite nur ein Sieben-Chip-Segment unter.In der Reihe 18 weist das längste kontinuierliche Segment,aufgrund der Anwesenheit eines „schlechten" Chips 66,nur fünfChips auf, die durch den „schlechten" Chip von einem verbleibenden „guten" Chip getrennt sind.In jeder der Reihen 21 und 22 ist ein Acht-Chip-Segment miteinem verbleibenden Chip möglich.In der Reihe 23 ist ein Zwei-Chip-Segment durch einen „schlechten" Chip 67 voneinem Sechs-Chip-Segment getrennt. Die Reihe 24 weist zweiVier-Chip-Segmente auf, die durch einen „schlechten" Chip 68 getrenntsind. Die Reihen 25–28 können jeweilsein Acht-Chip-Segment mit einem verbleibenden Chip unterbringen.Die Reihen 29–31,die den breitesten Abschnitt des Wafers 10 einnehmen, können jeweilsein Acht-Chip-Segment mitdrei verbleibenden Chips unterbringen. Die drei verbleibenden Chipskönneneinzeln geschnitten und getrennt werden oder als ein einzelnes Segmentverbleiben, in Abhängigkeitvon einem Algorithmus, der die zu schneidende Chipsegmentstrukturauf dem Wafer 10 bestimmt. Es kann von Vorteil sein, einoder mehrere Ein-Chip-Segmente zu haben, um die notwendige Anzahlvon Schaltungen auf jeder Schaltungsplatine zusammenzusetzen. DienächsteReihe, die Reihe 32, wird durch zwei nicht aufeinanderfolgende „schlechte" Chips 69 und 70 unterbrochen. Diesführt dazu,daß dieReihe 32 z. B. ein Drei-Chip-Segment, ein Fünf-Chip-Segmentund ein Ein-Chip-Segment erzeugen kann. Die nächsten vier Reihen 33–36 indem Beispiel könnenjeweils ein Acht-Chip-Segmentmit drei verbleibenden Chips unterbringen. Die Reihe 37 kann,wegen eines „schlechten" Chips 71,der an einem Ende der Reihe positioniert ist, ein Acht-Chip-Segment unterbringen, jedochnur ein Zwei-Chip-Segment an dem anderen Ende. Die Reihen 38 und 39 sindidentisch und könnenjeweils in ein Acht-Chip-Segment und drei Ein-Chip-Segmente geschnittenwerden. Es sei darauf hingewiesen, daß die Reihen 38 und 39 jeweilsin ein Acht-Chip-Segment und ein Drei-Chip-Segment oder andere Kombinationengeschnitten werden können.Es kann ein Algorithmus verwendet werden, um den Chipschneidprozeß auf einerWafer-Für-Wafer-Basisoder auf der Basis eines Wafer-Stapels zu optimieren. In der Reihe 40 können wegeneines „schlechten" Chips, der in derMitte der Reihe positioniert ist, zwei Segmente mit sechs Chipsbzw. vier Chips geschnitten werden. Die nächsten beiden Reihen, die Reihen 41 und 42,könnenebenfalls in ein Acht-Chip-Segment und drei Ein-Chip-Segmente geschnittenwerden. In der Reihe 43 bewirkt die Anwesenheit von zwei „schlechten" Chips, daß die verbleibenden „guten" Chips in ein Ein-Chip-Segment,ein Drei-Chip-Segment und ein Vier-Chip-Segment aufgeteilt werden. DieReihen 44–50 enthal tenkeine „schlechten" Chips und können daherjeweils in ein Acht-Chip-Segment und ein Ein-Chip-Segment aufgeteiltwerden. In den Reihen 51–54 wird jede jeweiligeReihe ein Sieben-Chip-Segment. In den Reihen 55–57 wirdjede Reihe in ein einzelnes Fünf-Chip-Segmentgeschnitten. Die verbleibenden beiden Reihen, die Reihen 58 und 59,werden in Drei-Chip-Segmente geschnitten.
    [0015] 2 ist ein Flußdiagrammeines vereinfachten Prozesses 80 zum Chipschneiden gemäß einemAusführungsbeispielder vorliegenden Erfindung. Bei Abschluß der Halbleiterbauelementherstellungwird der Wafer getestet, um, wie bei Block 82 gezeigt, „gute" und „schlechte" Chips zu identifizieren. Beidiesem Prozeß wirddie Schaltung auf jedem Chip getestet, um zu gewährleisten, daß sie diegewünschtenelektrischen und Entwurfsspezifikationen erfüllt. Um diesen Test durchzuführen, kannein Sondentester oder ein anderes Spezialgerät benutzt werden. Jeder „schlechte" Chip ist durch seinePosition gekennzeichnet und wird eventuell markiert. Eventuell werdeneine Abbildung oder andere, dem bestimmten Wafer zugeordnete Identifikationsdatenfür „schlechte" Chipserzeugt. Auf der Basis der Position der „guten" und „schlechten" Chips wird, wiebei Block 84 gezeigt, eine kundenspezifische Maske erzeugt,die die Linien beschreibt, die fürdas Chipschneiden zu verfolgen sind. Ein Algorithmus zum Bestimmender Ätzlinienberücksichtigtdie „schlechten" Chipstellen aufdem Wafer und die Größe der aufder Schaltungsplatine erwünschtenChipsegmente. Der Algorithmus versucht eventuell, beispielsweisedie Anzahl von Acht-Chip-Segmenten zu maximieren, da dies die Chipsegmentgröße ist,die in den Schaltungsplatinen verwendet wird. Der Algorithmus bestimmtauch, wie das Schneiden des Rests der Chipsegmente auf einer Wafer-Für-Wafer-Basis oderauf der Basis eines gesamten Waferstapels optimiert werden kann.
    [0016] Wennz. B. Anzahl und Stelle der „schlechten" Chips derart sind,daß einegroßeAnzahl von Sieben-Chip-Segmenten er zeugt wird, dann wird wahrscheinlichauch eine gleich großeAnzahl von Ein-Chip-Segmenten benötigt, um die Schaltungsplatinenzu vervollständigen,die Acht-Chip-Segmente erfordern. Der Algorithmus versucht u. U.,in Abhängigkeitvon den Herstellungserfordernissen diesen Ausgleich auf einer Wafer-Basisoder auf einer Stapel-Basis zu erreichen. Allgemein versucht derAlgorithmus u. U., eine gleiche Anzahl von M-Chip-Segmenten und(N-M)-Chip-Segmenten zu produzieren, wobei N die Anzahl von Chipsin dem gewünschtenSegment (wie z. B. acht in dem vorliegenden Beispiel) und M dieAnzahl von Chips kleiner als oder gleich N (M = 0 bis N) ist, diesich aufgrund von „schlechten" Chips ergibt. Esist zu erkennen, daß für eine beliebigeChipdefektstruktur viele Vereinzelungsstrukturen möglich sind.Liegen z. B. fünf Sieben-Chip-Segmentevor, dann versucht der Algorithmus u. U., fünf Ein-Chip-Segmente zu produzieren(N = 8, M = 7 (N – M)= 1) ; fürfünf Sechs-Chip-Segmentefünf Zwei-Chip-Segmente (N =8, M = 6, (N – M)= 2) etc..
    [0017] Umdie kundenspezifische Maske auf den Wafer zu übertragen, wird ein standardmäßiges Photolithographieverfahrendurchgeführt.So wird dann z. B. ein lichtempfindliches Photoresist auf die Oberfläche desWafers aufgebracht, wie bei Block 86 gezeigt ist. Um einegleichmäßige dünne Schichtund eine gute Abdeckung des Photoresists zu erreichen, wird dasPhotoresist in der Regel auf den Wafer aufgeschleudert. Der Waferwird dann bei einer vorbestimmten Temperatur gebacken, um das Photoresist zutrocknen. Die kundenspezifische Maske wird dann präzise über demWafer ausgerichtet und das Photoresist wird dann für eine vorbestimmteZeitdauer mit ultraviolettem Licht, einem Elektronenstrahl odereinem kontrollierten Laser belichtet, wie bei Block 88 gezeigtist. Bei Block 90 wird das Photoresist auf dem Wafer danndurch Aussetzen gegenüberoder Eintauchen desselben in eine chemische Lösung entwickelt und dann getrocknet.Ein Nachbackschritt wird u. U. durchgeführt, um das verbleibende Photoresistzu härten.Das Photoresist verbleibt nun überBereichen der Waferoberfläche,wo ein Ätzennicht ge wünscht ist.Der Wafer wird dann geätztoder durch Mikrobearbeitung in Chips und Chipsegmente unterteilt,wie bei Block 92 gezeigt ist. Es kann eine Ätztechnikwie z. B. reaktives Ionentiefätzenverwendet werden. Das Photoresist wird dann, wie bei Block 94 gezeigtist, abgestreift, und die Chipsegmente werden getrennt und danneinzeln auf Schaltungsplatinen plaziert, wie bei Block 96 gezeigtist. Der Prozeß endetbei Block 98. Zwar ist hierin ein reaktives Ionentiefätzen beschrieben,doch könnenauch andere bekannte Chipschneidverfahren wie z. B. die Verwendungeiner Diamantensägeoder anderer Werkzeuge oder Methodiken verwendet werden. DieserProzeß istauf Wafer aus verschiedenen Materialien wie z. B. Silizium, GaAs(Galliumarsenid), Saphir-Auf-Silizium etc. mit oder ohne geringfügige Modifizierungenanwendbar. Des weiteren sind die chemischen Verbindungen und Lösungen,die verwendet werden, um das Photoresist zu entwickeln, um das Photoresistabzustreifen, die Backtemperaturen und die anderen Schritten desProzesses zugeordneten Details herkömmlicher Art oder können später entwickeltwerden.
    [0018] Für eine Schaltungsplatine,die acht Chips in linearer Ausrichtung erfordert, kann eine Anzahlvon unterschiedlichen Chip- und Chipsegmentkombinationen verwendetwerden, um die Schaltungsplatine zu vervollständigen. Zum Beispiel kann ein Drei-Chip-Segment,ein Vier-Chip-Segment und ein Ein-Chip-Segment verwendet werden, um eine Acht-Chip-Erfassungsschaltungzusammenzusetzen. Eine Acht-Chip-Konfigurationkann auch aus einem Zwei-Chip-Segment und zwei Drei-Chip-Segmentenzusammengesetzt sein. Andere Kombinationen sind möglich. Alldiese Kombinationen, die Mehr-Chip-Segmenteverwenden, reduzieren das Ausmaß anpräziserAusrichtung, das erforderlich ist, um diese Chips auf der Schaltungsplatinezu plazieren. Dies führtzu Zeit- und Kosteneinsparungen sowie zu erhöhter Produktivität und Ausbeute.
    [0019] 3 ist eine Draufsicht einer beispielhaften Schaltungsplatine 100 gemäß einemAusführungsbeispielder vorliegenden Erfindung. Die Schaltungsplatine 100 istfür einMehrfachchip-Optiksensormodul konzipiert und ist als zwei Mehr-Chip-Segmente 102 und 104 inpräziserAusrichtung aufweisend gezeigt. Jedes Mehr-Chip-Segment kann mehrals eine auf mehr als einem Chip liegende Schaltung enthalten. Beiunserem Beispiel mit dem Acht-Chip-Segment kann das Mehr-Chip-Segment 102 sechsChips und das Mehr-Chip-Segment 104 zwei Chips umfassen.Daher werden anstelle eines Schneidens und Trennens jedes Chipsvon dem Wafer Mehr-Chip-Segmente von dem Wafer geschnitten, so daß die Schaltungsplatinenohne die wiederholte und zahlreiche präzise Ausrichtung und Plazierungjedes Chips auf die Platine einfacher zusammengesetzt werden können. Beidem in 3 gezeigten Beispiel wird nurein Ausrichtungsschritt benötigt,um die beiden Mehr-Chip-Segmente auszurichten, so daß nicht achteinzelne Chips ausgerichtet werden müssen.
    [0020] DerWafervereinzelungsprozeß dervorliegenden Erfindung ist auf andere Mehr-Chip-Segmentkonfigurationenfür andereAnwendungen anwendbar. Wenn es z. B. eine bestimmte Anwendung erfordert,daß dieChips zum Zweck eines Abtastens entlang zweier Achsen eines Objektsin einer L-Konfiguration positioniert und ausgerichtet sind, dann kanndie kundenspezifische Wafervereinzelungsstruktur modifiziert werden,um diese neue Konfiguration unterzubringen mit dem Ziel, die Anzahlvon Chipausrichtungen auf dem Sensormodul zu reduzieren.
    [0021] Dieserneue Wafervereinzelungsprozeß vereinfachtden Herstellungsprozeß undreduziert die Wahrscheinlichkeit von Chipausrichtungsfehlern. UnterVerwendung dieser Methodik werden aufgrund gesenkter Fehlerratenund höhererAusbeuten die Herstellungskosten gesenkt. Am wichtigsten ist, daß die resultierendenMehrfachchip-Optiksensormodule eine verbesserte Genauigkeit aufweisenund besonders fürBilderzeugungsanwendungen mit sehr feiner Auflösung geeignet sind.
    权利要求:
    Claims (28)
    [1] Verfahren (80), das folgende Schritteaufweist: Identifizieren (82) von guten und schlechtenChipstellen auf einem Wafer (10); Erzeugen (84)einer kundenspezifischen Vereinzelungsstruktur gemäß den gutenund schlechten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktureine Mehrzahl von Mehr-Chip-Segmenten aufweist, von denen jedesmehr als einen Chip aufweist; und Schneiden (92) desWafers gemäß der kundenspezifischenVereinzelungsstruktur und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten.
    [2] Verfahren (80) gemäß Anspruch 1, bei dem das Erzeugeneiner kundenspezifischen Vereinzelungsstruktur ein Erzeugen einerAbbildung von guten und schlechten Chipstellen auf dem Wafer (10) aufweist.
    [3] Verfahren (80) gemäß Anspruch 1 oder 2, bei demdas Erzeugen einer kundenspezifischen Vereinzelungsstruktur einErzeugen (84) einer kundenspezifischen Maske aufweist.
    [4] Verfahren (80) gemäß einem der Ansprüche 1 bis3, bei dem das Schneiden (92) des Wafers einen Ätzprozeß aufweist.
    [5] Verfahren (80) gemäß Anspruch 4, bei dem das Schneiden(92) des Wafers einen reaktiven Ionentiefätzprozeß aufweist.
    [6] Verfahren (80) gemäß einem der Ansprüche 1 bis5, bei dem das Schneiden (92) des Wafers folgende Schritteaufweist: Aufbringen einer Photoresistschicht auf den Wafer (86); Ausrichteneiner kundenspezifischen Maske über demWafer (10) und Belichten (88) derselben; Entwickeln(90) des Photoresists und Freilegen ausgewählter Oberflächenbereichedes Wafers; Ätzen(92) der freiliegenden Oberflächenbereiche des Wafers; und Entfernen(94) des Photoresists.
    [7] Verfahren (80) gemäß einem der Ansprüche 1 bis6, bei dem das Schneiden des Wafers (10) ferner ein Produzierenzumindest eines Ein-Chip-Segments aufweist.
    [8] Verfahren (80) gemäß einem der Ansprüche 1 bis7, bei dem das Erzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Maximieren der Anzahl von N-Chip-Segmenten aufweist, wobei N die erwünschte Anzahlvon aufeinanderfolgenden Chips in einem Mehr-Chip-Segment ist.
    [9] Verfahren (80) gemäß Anspruch 8, bei dem das Erzeugen(84) der kundenspezifischen Vereinzelungsstruktur ein Erzeugeneiner gleichen Anzahl von (N-M)-Chip-Segmenten und M-Chip-Segmenten aufweist,wobei M ≤ N.
    [10] Verfahren (80) gemäß einem der Ansprüche 1 bis9, bei dem das Erzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Erzeugen einer Mehrzahl von linearen Mehr-Chip-Segmenten aufweist.
    [11] Bilderzeugungsvorrichtung, die ein optisches Erfassungsmodulmit einer durch ein Verfahren hergestellten Erfassungsschaltungaufweist, wobei das Verfahren folgende Schritte aufweist: Testeneiner Mehrzahl von Chips, die zusammenhängend in einem Gitter auf einemWafer (10) gebildet sind, und Identifizieren von gutenund schlechten Chipstellen auf dem Wafer (10); Erzeugen(84) einer kundenspezifischen Vereinzelungsstruktur gemäß den gutenund schlechten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktureine Mehrzahl von Mehr-Chip-Segmenten aufweist, von denen jedesmehr als einen Chip aufweist; und Schneiden (92) desWafers gemäß der kundenspezifischenVereinzelungsstruktur und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten.
    [12] Bilderzeugungsvorrichtung gemäß Anspruch 11, bei der dasErzeugen (84) einer kundenspezifischen Vereinzelungsstrukturein Erzeugen einer Abbildung von guten und schlechten Chipstellenauf dem Wafer (10) aufweist.
    [13] Bilderzeugungseinrichtung gemäß Anspruch 11 oder 12, beider das Erzeugen (84) einer kundenspezifischen Vereinzelungsstrukturein Erzeugen einer kundenspezifischen Maske aufweist.
    [14] Bilderzeugungseinrichtung gemäß einem der Ansprüche 11 bis13, bei der das Schneiden (92) des Wafers einen Ätzprozeß aufweist.
    [15] Bilderzeugungseinrichtung gemäß Anspruch 14, bei der dasSchneiden (92) des Wafers einen reaktiven Ionentiefätzprozeß aufweist.
    [16] Bilderzeugungsvorrichtung gemäß einem der Ansprüche 11 bis15, bei der das Schneiden des Wafers (92) folgende Schritteaufweist: Aufbringen (86) einer Photoresistschichtauf den Wafer; Ausrichten einer kundenspezifischen Maske über demWafer (10) und Belichten (88) derselben; Entwickelndes Photoresists und Freilegen (90) ausgewählter Oberflächenbereichedes Wafers; Ätzen(92) der freiliegenden Oberflächenbereiche des Wafers; und Entfernen(94) des Photoresists.
    [17] Bilderzeugungsvorrichtung gemäß einem der Ansprüche 11 bis16, bei der das Schneiden des Wafers (10) ferner ein Produzierenzumindest eines Ein-Chip-Segments aufweist.
    [18] Bilderzeugungsvorrichtung gemäß einem der Ansprüche 11 bis17, bei der das Erzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Maximieren der Anzahl von N-Chip-Segmenten aufweist, wobei Ndie erwünschteAnzahl von aufeinanderfolgenden Chips in einem Mehr-Chip-Segment ist.
    [19] Bilderzeugungsvorrichtung gemäß Anspruch 18, bei der dasErzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Erzeugen einer gleichen Anzahl von (N-M)-Chip-Segmenten und M-Chip-Segmentenaufweist, wobei M ≤ N.
    [20] Bilderzeugungsvorrichtung gemäß einem der Ansprüche 11 bis19, bei der das Erzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Erzeugen einer Mehrzahl von linearen Mehr-Chip-Segmenten aufweist.
    [21] Verfahren, das folgende Schritte aufweist: Empfangeneiner Abbildung von guten Chipstellen auf einem Wafer (10); Erzeugen(84) einer kundenspezifischen Vereinzelungsstruktur gemäß der Abbildungvon guten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktureine Mehrzahl von Mehr-Chip-Segmenten aufweist, von denen jedesM Chips aufweist, wobei M = O bis N und N eine positive Ganzzahlist; Schneiden des Wafers gemäß der kundenspezifischen Vereinzelungsstrukturund Produzieren der Mehrzahl von Mehr-Chip-Segmenten.
    [22] Verfahren gemäß Anspruch21, bei dem das Erzeugen (84) einer kundenspezifischenVereinzelungsstruktur ein Erzeugen einer kundenspezifischen Maskeaufweist.
    [23] Verfahren gemäß Anspruch21 oder 22, bei dem das Schneiden (92) des Wafers einen Ätzprozeß aufweist.
    [24] Verfahren gemäß Anspruch23, bei dem das Schneiden (92) des Wafers einen reaktivenIonentiefätzprozeß aufweist.
    [25] Verfahren (80) gemäß einem der Ansprüche 22 bis24, bei dem das Schneiden (92) des Wafers folgende Schritteaufweist: Aufbringen (86) einer Photoresistschichtauf den Wafer; Ausrichten der kundenspezifischen Maske über dem Wafer(10) und Belichten (88) derselben; Entwickelndes Photoresists und Freilegen (90) ausgewählter Oberflächenbereichedes Wafers; Ätzen(92) der freiliegenden Oberflächenbereiche des Wafers; und Entfernen(94) des Photoresists.
    [26] Verfahren gemäß einemder Ansprüche21 bis 25, bei dem das Erzeugen (84) der kundenspezifischenVereinzelungsstruktur ein Maximieren der Anzahl von N-Chip-Segmenten aufweist.
    [27] Verfahren (80) gemäß Anspruch 26, bei dem dasErzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Erzeugen einer gleichen Anzahl von (N-M)-Chip-Segmenten und M-Chip-Segmentenaufweist.
    [28] Verfahren (80) gemäß einem der Ansprüche 21 bis27, bei dem das Erzeugen (84) der kundenspezifischen Vereinzelungsstrukturein Erzeugen einer Mehrzahl von linearen Mehr-Chip-Segmenten aufweist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-09| OP8| Request for examination as to paragraph 44 patent law|
    2006-11-16| 8139| Disposal/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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